NVMe SPCIe FPGA IP Core SSD M.2 AMD PCI Express 软 IP 核 AXI4 存储加速

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NVMe SPCIe

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NVMe SPCIe FPGA IP Core

NVMe SPCIe IP 是 NVMe IP 核与 PCIe 软 IP 核的结合，是没有 PCIe 硬核 IP 的 FPGA 器件访问 NVMe SSD 的理想方案，建议首选使用不包含PCIe 硬IP核的低成本FPGA，来用于需要非常大的存储空间和高速存储需求的应用。当用户所选设备没有足够的 PCIe 硬 IP 核来连接所有的 NVMe SSD 时，可以同时使用 NVMe AXI IP 和 NVMe SPCIe IP 进行系统设计

NVMe SPCIe FPGA IP Core 支持 AMD/Xilinx Zynq UltraScale+ RFSoC, Zynq UltraScale+ MPSoC, Virtex UltraScale+, Kintex UltraScale+, Artix UltraScale+, Virtex UltraScale, Kintex UltraScale 系列 FPGA 器件，为您提供低 FPGA 资源占用、快速可靠、更低成本、高读/写带宽和性能可扩展的解决方案，显著缩短上市时间，满足嵌入式系统对使用 SSD 的需求。适用于高带宽读写、高速数据存储、高扩展的场景，如数据中心及云计算存储、边缘计算、AI 智能、企业存储、高速模拟数字信号数据采集存储、航空航天数据采集存储、自动驾驶车辆采集数据记录和回放、汽车/医疗/工业测试设备、高速雷达/摄像头数据采集存储、以太网 TCP/UDP 网络数据包捕获等领域。

· 不依靠 CPU 读写 NVMe SSD
通过 PCIe 软核 IP 的 NVMe 主机控制器读写 NVMe M.2 SSD
· AMD PCI Express IP
高带宽，扩展性强,满足嵌入式系统对 SSD 使用需求

· AXI4 总线协议
支持同时使用 NVMe AXI IP 和 NVMe SPCIe IP 进行系统设计
· 兼容 NVM Express 1.4
使用 AMD PCIe IP 硬核模块，支持 PCIe Gen 1.0，2.0，3.0，4.0

· 高读/写带宽
基于 PCIe Gen3 X4 读写速率均可达到 3000MB/s
· 快速上手，技术支持
FPGA Vivado、Verilog 代码解决方案

功能特点

• 实现不依靠 CPU 通过 PCIe 软核 IP 的 NVMe 主机控制器读写 NVMe M.2 SSD
• 支持命令： Identify, Write, Read, Flush
• 兼容 NVM Express 1.4 协议
• 支持 PCIe Gen 1.0，2.0，3.0，4.0
• 自动初始化 NVMe 和 PCIe 链路硬件模块
• 自动的提交和完成命令
• 支持最大每个队列 65535 个 I/O 命令
• 基于 PCIe Gen3 X4 读写速率均可达到 3000MB/s
• MPSMIN (最小内存页传输大小)：4Kbyte
• MDTS（最大数据传输大小）：至少 128Kbyte 或者没有限制
• LBA 单元：512 字节或者 4096 字节
• NVMe AXI IP Core 支持两个版本，包括 AXI FULL 版本和 AXI Stream 版本
• 可实现参考设计：XCZU19EG + FMC 卡 (FH1402) + SAMSUNG 980 M.2 SSD
• 提供完备的技术支持与定制化设计服务

NVMe SPCIe IP Core 应用交互

NVMe SPCIe IP 核与 PCIe 软 IP 核结合的 NVMe SPCIe IP 是完成了用户想通过没有 PCIe 硬核 IP 的 FPGA 器件去访问 NVMe SSD 的理想方案。 ALINX 强烈建议首选使用不包含 PCIe 硬I P 核的低成本 FPGA，来用于需要非常大的存储空间和高速存储需求的应用。当用户所选设备没有足够的 PCIe 硬 IP 核来连接所有的 NVMe SSD 时，可以同时使用 NVMe AXI IP 和 NVMe SPCIe IP 进行系统设计，如上图。当所选 FPGA 器件已经集成了 PCIE 硬 IP 核，并且 FPGA 器件内部 PCIe 硬 IP 核数量足够时，建议使用 NVMe AXI IP 进行设计，以减少 FPGA 资源的占用。

NVME SPCIe IP Core 核库 AXI.png

NVMe SPCIe IP

NVMe SPCIe IP 作为主控模块利用 PCIe Soft IP 去访问 NVMe SSD。与公司另一个 NVMe AXI IP 相比在用户使用界面和功能上相似。NVMe SPCIe IP 包含了 PCIe 软 IP 核，实现了 PCIe 协议的数据链路层和物理层的部分功能。NVMe SPCIe IP 的物理接口通过 PIPE 接口与 AMD PCIe PHY 连接。AMD PCIe PHY 包括收发器和均衡器逻辑。 NVMe SPCIe IP 由 NVMe IP 和 PCIe 软 IP 核组成，因此 NVMe SPCIe IP 的所有功能与 NVMe AXI IP 相似。下表显示了NVMe SPCIe IP 和 NVMe AXI IP 的比较信息。

IP类型	NVMe AXI IP	NVMe SPCIe IP
PCIe 接口类型	AXI4 Stream	PIPE
AMD PCIe IP	UltraScale+ Devices Integrated Block for PCI Express IP（PCIe Hard IP）	UltraScale+ PHY for PCI Express IP（PCIe PHY IP）
PCIe Hard IP	必需的	不需要
PCIe Speed	1-4 Lane with Gen3 或者更低速率	仅支持 4 Lane PCIe Gen3
User 接口	相同	相同
FPGA 资源消耗	较小	较大
最大 SSD 数量	取决于 PCIe 硬 IP 核的数量	取决于收发器的数量
SSD 传输性能	读写 3000MB/s	读写 3000MB/s

NVMe SPCIe FPGA IP 核 AXI.png

NVMe SPCIe IP 框图

AMD PCI Express IP

该模块由 AMD 提供，允许通过软 IP 核而不是硬 IP 核构建 PCIe MAC。该 IP 的用户接口为 PHY Interface for PCI Express（PIPE）。对于 NVMe SPCIe IP，PCIe PHY 设置为 Lane 宽度 X4，Link 速度为 8.0GT/s。

NVMe SPCIe Stream IP 核库 AXI.png

AMD PCI Express IP 框图

该模块由 AMD 提供，允许通过软IP核而不是硬 IP 核构建 PCIe MAC。该 IP 的用户接口为 PHY Interface for PCI Express（PIPE）。对于 NVMe SPCIe IP，PCIe PHY 设置为 Lane 宽度 X4，Link 速度为 8.0GT/s。

有关 UltraScale+ PHY for PCI Express IP 的详细信息参照”PG239“文档 https://docs.amd.com/r/en-US/pg239-pcie-phy/IP-Facts

开发环境

设计语言

Verilog

开发工具

Vivado 2020.1

支持器件

AMD Virtex Ultrascale/Kintex UltraScale 系列
AMD Virtex Ultrascale+/Kintex UltraScale+/Artix UltraScale+ 系列
AMD Zynq UltraScale+ MPSoC/Zynq UltraScale+ RFSoC 系列

IP 资源消耗表

IP 资源消耗评估采用 AMD Zynq UltraScale+ MPSoC 系列 FPGA 开发板，提供了一个功能齐全的设计平台，用于构建数据存储加速应用。Zynq UltraScale+ MPSoC XCZU19EG 开发板提供了一个带有参考设计的开箱即用型硬件平台，可缩短开发时间，让您专注于目标应用。

器件系列

Zynq UltraScale+ MPSoC

芯片型号

XCZU19EG-FFVC1760-2-I

频率 (MHz)

250

CLB Regs

65217

CLB LUTs

89356

CLB

18737

BRAM Tile

Design Tools

Vivado 2020.1

注：IP 实际逻辑资源消耗受实例化中其他逻辑资源消耗影响

应用领域

NVMe SPCIe FPGA IP Core 适用于高带宽读写、高速数据存储、高扩展的场景，如数据中心及云计算存储、边缘计算、AI智能、企业存储、高速模拟数字信号数据采集存储、航空航天数据采集存储、汽车及自动驾数据采集存储及仿真测试、汽车/医疗/工业测试设备、高速雷达/摄像头数据采集存储、以太网 TCP/UDP 网络数据包捕获等领域。